EDA
技术与
VHDL
期末考试试卷
一、单项选择题：(
20
分)
1
．
IP
核在
EDA
技术和开发中具有十分重要的地位；提供用
VHDL
等硬件描述语
言描述的功能块，但不涉及实现该功能块的具体电路的
IP
核为
__________
。
D
A.
瘦
IPB.
固
IPC.
胖
IPD.
都不是
2
．
综合是
EDA
设计流程的关键步骤，在下面对综合的描述中，
_________
是错
误的。
D
A.
综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B.
综合就是将电路的高级语言转化成低级的，可与
FPGA/CPLD
的基本结构相
映射的网表文件；
C.
为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约
束；
D.
综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯
一的。
3
．
大规模可编程器件主要有
FPGA
、
CPLD
两类，
下列对
FPGA
结构与工作原理的
描述中，正确的是
__C__
。
A.FPGA
全称为复杂可编程逻辑器件；
B.FPGA
是基于乘积项结构的可编程逻辑器件；
C.
基于
SRAM
的
FPGA
器件，在每次上电后必须进行一次配置；
D.
在
Altera
公司生产的器件中，
MAX7000
系列属
FPGA
结构。
4
．
进程中的信号赋值语句，其信号更新是
___C____
。
A.
按顺序完成；
B.
比变量更快完成；
C.
在进程的最后完成；
D.
都不对。
5
．
VHDL
语言是一种结构化设计语言；一个设计实体(电路模块)
包括实体与结构体两部分，结构体描述
___________
。
B
A.
器件外部特性；
B.
器件的内部功能；
C.
器件的综合约束；
D.
器件外部特性与内部功能。
6
．
不完整的
IF
语句，其综合结果可实现
________
。
A
A.
时序逻辑电路
B.
组合逻辑电路
C.
双向电路
D.
三态控制电路
7
．
子系统设计优化，主要考虑提高资源利用率减少功耗(即面积优化)，以及
提高运行速度(即速度优化)；指出下列哪些方法是面积优化
_________
。
B
①流水线设计
②资源共享
③逻辑优化
④串行化
⑤寄存器配平
⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
