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《EDA技术》期末试卷(A)参考答案与评分标准.doc3页
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— 学年 第 二 学期
物理与机电工程学院 07级 物理(非师类)专业
《EDA技术》期末试卷(A)参考答案与评分标准
一、单项选择题：(每题2分，共20分)
A C D C B A B DDC
二、填空(每空1分，共22分)
1、IEEE； std_logic_1164；
2、Altera； Xilinx； MAX序列；stax序列
3、指FPGA用来完成设计时的逻辑配置和外部连接方式；主动串行配置模式、主动并行配置模式、从动串行配置模式、同步外设配置模式(异步外设配置模式)
4、原理图输入方式；gdf；VHDL文本输入方式；vhd；
5、电子设计自动化；高速硬件描述语言；
6、源程序的编辑和编译；逻辑综合；目标器件的布线/适配；目标器件的编程/下载；硬件仿真/硬件测试
7、行为描述、数据流描述、结构描述
8、高集成度、高速度、高可靠性
三、问答题(10分)
最明显的特点：高集成度、高速度、高可靠性。 (3分)
与ASIC相比，其最显著的优势是开发周期短、投资风险小、产品上市速度快、市场适应能力强和硬件升级回旋余地大 (2分)
对于普通规模，且产量不是很大的产品项目，通常使用CPLD比较好。对于大规模的逻辑设计ASIC设计，或单片系统设计，则多采用FPGA。另外，FPGA掉电后将丢失原有的逻辑信息，所以在实用中需要为FPGA芯片配置一个专用ROM。 (5分)
四、(6分)
图6分，简单说明原理4分。
五、第 15 行， 错误：整数0不能直接赋值给TMP矢量
改正：TMP <= (OTHERS => ‘0’); (5分)
第 16 行， 错误：ELSE IF 缺少一条对应的END IF语句
改正：将ELSE IF 改为关键字ELSIF (5分)
六、(15分)
LIBARRY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY up_down IS
PORT (CLK, RST, EN, UP : IN STD_LOGIC;
SUM : OUT STD_LOGIC_VECTOR(2 DOWNTO 0);
COUT: OUT STD_LOGIC);
END up_down;
ARCHITECTURE ONE OF up_down IS
SIGNAL count: STD_LOGIC_VECTOR(2 DOWNTO 0);
BEGIN
PROCESS (CLK,RST)
BEGIN
If rst=’0’ then
Count<=(other=>’0’);
Elsif clk’event and clk=’1’ then
If en=’1’ then
Case up is
When ‘1’ =>count<=count+1;
When others=> count<=count+1;
End case;
End if;
End if;
End process;
Sum<=count;
Cout<=’1’ when en=’1’ and ((up=’1’ and count=7) or (up=’0’ and count=0)) else ‘0’;
End;
七、(15分)
LIBARRY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MYCIR IS
PORT ( XIN, CLK : IN STD_LOGIC;
YOUT : OUT STD_LOGIC);
END MYCIR;
ARCHITECTURE ONE OF MYCIR IS
SIGNAL A, B, C: STD_LOGIC;
BEGIN
B <= XIN OR A;
PROCESS (CLK)
BEGIN
IF CLK’EVENT AND CLK = ‘1’ THEN
A <= C;
C <= B;
END IF;
END PROCESS;
YOUT <= C;
END ONE;
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