摩尔定律是半导体产业的金科玉律，已经指导行业发展了50多年，它是Intel联合创始人之一的戈登·摩尔提出的，Intel也是摩尔定律最坚定的捍卫者，不过现在有人抢生意了，台积电近来一直在大谈摩尔定律的发展。
在今天开幕的科技创新论坛会议上，台积电研发负责人、技术研究副总经理黄汉森再次发表了他的观点，那就是摩尔定律还会继续存在，随着晶体管密度更好，成本效益也会更高，受益的不只是逻辑芯片，内存、闪存芯片也会从摩尔定律中受益。
在今年8月份的Hotchips会议上，黄汉森就已经有过类似的观点了，碳纳米管可以将半导体工艺推进到1.2nm尺度，最终可以达到0.1nm尺度，这相当于氢原子的大小级别了。
尽管摩尔定律未来还会继续有效，但在这次会议上黄汉森也提到现在描述工艺水平的XXnm说法已经不科学了，因为它与晶体管栅极已经不是绝对相关了，制程节点已经变成了一种营销游戏（注：台积电终于承认这点了），与科技本身的特性没什么关系了。
由于现在的栅极宽度定义无法准确描述7nm、5nm这样的半导体工艺核心，他建议采用新的指标来衡量半导体工艺的进展，未来工艺可以微缩到0.1nm级别，相当于氢原子大小，现在的制程定义不能再反应真正的科技水平了，氢原子级别的微缩才是创新，而且很多创新都是不可预见的。
同时，台积电还宣布了一个重要消息——台积电已经启动2nm工艺研发，预计四年后问世。
在台积电目前的工艺规划中，7nm工艺去年已经量产，7nm+首次引入EUV极紫外光刻技术，目前已经投入量产；
6nm只是7nm的一个升级版，明年第一季度试产；
5nm全面导入EUV极紫外光刻，已经开始风险性试产，明年底之前量产，苹果A14、AMD五代锐龙(Zen 4都有望采纳)，之后还有个增强版的N5P工艺。
3nm有望在试产、量产。
在3nm之后就要进入2nm工艺了，实际上台积电今年6月份就宣布研发2nm工艺了，工厂设置在位于台湾新竹的南方科技园，预计2024年投入生产。
按照台积电给出的指标，2nm工艺是一个重要节点，Metal Track(金属单元高度)和3nm一样维持在5x，同时Gate Pitch(晶体管栅极间距)缩小到30nm，Metal Pitch(金属间距)缩小到20nm，相比于3nm都小了23％。
不过台积电没有透露2nm工艺所需要的技术和材料，性能、功耗等指标更是无从谈起。
